时序逻辑电路的输出端取数如有问题会产生 ( )。

分类: 2018高级电工试题东凤 发布时间: 2023-12-01 12:13 浏览量: 0

时序逻辑电路的输出端取数如有问题会产生 ( )。

A.时钟脉冲混乱

B.置数端无效

C.清零端无效

D.计数模错误

正确答案是A